無線技術の初学者向けの論理回路の要点

細田　隆之

おことわり

　本稿では、論理回路に使用する図記号に、MIL-STD-806B が規定していた、いわゆる MIL 記号とその派生記号を用いています。簡素な論理には MIL 記号での記述の方がひと目でわかりやすいからです。図のためのグラフィカルなシンボル（Graphical symbols for diagrams）の規格 IEC 117-15 1972 (現在の IEC 60617) に於いてもその使用は禁止されていません。

　数学的にはともかく、IECの論理記号は外形がみな四角であるためひと目では極めて判別しにくく、論理変換や論理圧縮において利用しにくいものであったため、論理回路設計者にあまり受け入れられませんでした。禁止すると過去の回路図やドキュメントが読めなくなってしまうというのも理由の一つでした。

　IECの論理記号があまり受け入れられなかったもう一つの理由は、 IECによる規定がされて程なく、1978 年の PAL (Programmable Array Logic) の登場により論理回路の設計は HDL (Hardware Description Language) での記述に速やかに移行したためです。複雑な論理回路を論理記号を用いた回路図で記述するのは現実的ではなく、またコンピュータによる論理圧縮などの処理にも適していないからです。 1980年には PALASM, 1983年には CUPL, 1984年には Espresso algorithm を搭載した ABEL が使われるようになっていました。

　1990年代以降、回路図においても論理回路の図記号の利用は、部品間をつなぐいわゆるグルー・ロジック (glue logic) にとどまるようになったため、ひと目でわかる MIL記号は今でもポピュラーです。グルーロジックとして多用される数個のゲートが入ったような IC のデータシートでは 2021年の現在でも MIL記号が多用されています。

論理回路に使われる、いわゆる MIL記号
論理値の1(真)、0(偽)はロジック回路の H、Lとは違う
CMOS ロジックゲートはスイッチで出来ている
実用上、HDL(ハードウェア記述言語)表記に慣れる
ド・モルガンの法則に慣れる
論理演算のおさらい
AND OR の意味
NAND が基本論理素子と言われる理由
XOR の意義。XOR とは何の為にあるのか
AND, OR, INV 以外の機能素子
フリップ・フロップ
CPLD のマクロセル
IC と IC をつなぐときの問題点
いわゆるパスコンについて
機械接点とのインターフェース
応用回路例（デジタル・デバウンス回路）
トランジスタの利用とレベル変換
重い負荷をドライブする
トランジスタ・アレイの利用
絶縁インターフェース
追補 — 誤り検出
まとめ

論理回路に使われる、いわゆる MIL記号

論理回路において、いわゆる MIL記号では次の４つのシンボルを用います。

これは、左から AND (論理積)、OR (論理和)、BUF (緩衝増幅器)、NEG(logic negation, 負論理表示子)、となっています。
AND では入力の全てが真(True)のときに出力が真となります。
OR では入力の何れかが真(True)のときに出力が真となります。
BUF では入力と出力の論理値は同じとなります。
NEG は論理演算において NOT と呼ばれます。
正論理であれば NEG (○印) をつけず、負論理であれば NEG (○印) をつけます。
真(True) を 1 で表し、偽(False)を 0 で表す時、正論理と呼びます。
真(True) を 0 で表し、偽(False)を 1 で表す時、負論理と呼びます。
BUF の入力または出力に NEG が１つ付いたものは慣例的に INV (インバータ)呼ばれます。
INV では入力と出力の論理値は反転します。
AND 回路の出力が負論理になっているものを慣例的に NAND と呼びます。
OR 回路の出力が負論理になっているものを慣例的に NOR と呼びます。

論理値の 1(真)、0 (偽)はロジック回路の H、Lとは違う

実際のロジック回路では、電圧（や電流）によって論理値を表します。
ある閾値より高い信号を H 、ある閾値より低い信号を L で表し、それぞれに論理値を割り当てて使用します。

例) 実際の NAND ロジック IC (Integrated Circuit) MC74VHC1G00 の例

⚠️実際のロジック IC には電源の供給はもちろん、電源ピンの近傍にデカップリングキャパシタが必要です。

MC74VHC1G00 では、入力 A, B が全て H になった場合に、L が出力 Y に出力されます。
MC74VHC1G00 を 3.0 V の電源電圧で使用するときの入力電圧は、2.1 V 以上が H、0.9 V 以下が L となります。
同様に出力電圧は電源電圧が 3.0V , 負荷電流が 4 mA 以内で、H のとき 2.34 V 以上、L のとき 0.52 V となります。

CMOS ロジックゲートはスイッチで出来ている

ゲートに同じ信号が入っている N-MOS と P-MOS は N-MOS がオンのとき P-MOS がオフになります。
これこそが、Complementary MOS と言われる所以でもあり、低消費電力の理由でもあります。
電流が流れる状態を真とした場合、直列のスイッチは論理積に、並列のスイッチは論理和になります。
CMOS ロジック・ゲートは、電圧制御スイッチで構成されていると考えられます。

NAND ゲートのシミュレーション回路例

上記 NAND ゲートの動作波形例 (3V/div, 25ns/div)

電圧が高い方を真とした場合には、入力が正論理で出力が負論理の AND と考えられます。
電圧が低い方を真とした場合には、入力が負論理で出力が正論理の OR と考えられます。

実用上、HDL(ハードウェア記述言語)的表記に慣れる

HDL の論理演算の表記は様々です。CUPL や ABEL 等の古典的 HDL を起源とする AHDL や、 C 言語風味な Verilog HDL、あるいは米国国防省の Ada の影響を受けた VHDL のようなものもあります。
NOT, AND, OR に加えた XOR (後述) は排他的論理和 (Exclusive-OR) を表します。EXOR と表す場合もあります。

AHDL では論理演算に次のような記号が用いられています。
　記号　　論理　 ! NOT & AND # OR $ XOR
Verilog HDL では次のような記号が用いられています。
　記号　　論理　 ~ NOT & AND | OR ^ XOR
VHDL では次のような記号が用いられています。
　記号　　論理　 NOT NOT AND AND OR OR XOR XOR 識別子と演算子が区別しにくいので個人的にはこんなの使いたく有りません。
他にも、次のようなものがありましたが廃れました。
　記号　　論理　 / NOT * AND + OR :+: XOR
例えば、入力が A, B 出力が Y の NAND 回路を HDL 記述すると

Y = !(A & B)

ド・モルガンの法則 (De Morgan's laws) に慣れる

入出力とも負論理の AND は正論理の OR である。
いわゆる NAND 回路は負論理入力、正論理出力の OR であるともいえます。
一般に、入出力の論理を反転すれば、AND は OR に OR は AND になります。

!(A & B) = (!A # !B)

!(A # B) = (!A & !B)

!((A & B) # (C & D)) = (!A # !B) & (!C # !D)

論理演算のおさらい

定数との演算

(A & 1) = A (A & 0) = 0 (A # 0) = A (A # 1) = 1 (A $ 0) = A (A $ 1) = !A — XOR は片方が１の時、入力を反転して出力するとも考えられます

自身との演算

(A & A) = A (A # A) = A (A $ A) = 0 — XOR は両方の信号が一致した場合に０を出力するとも考えられます
(A & !A) = 0 — 論理合成で使うことがある

吸収則 — 論理圧縮の時に良く使います

(A & B) # A = A

分配則 — 積和形式に直す時に良く使います

(A # B) & C = (A & C) # (B & C)

冗長項の追加 ― 出力のハザードの軽減や論理圧縮の途中で使うことがあります

(A & B) # (C & !B) = (A & B) # (C & !B) # (A & C)
XOR の積和形式表現 ― ＰＬＤなどで XOR を合成するのに良く使います
(A $ B) = (( A & !B) #(!A & B)) (A $ B $ C) = (( A & B & C) #( A & !B & !C) #(!A & B & !C) #(!A & !B & C))

AND-OR の意味

全ての論理式は、AND-OR の積和形式表現できます。入出力の論理の変更には INV を付加します。
Y = ((A & B) #(C & D)) のように AND による積を OR で足した形式を積和形式と呼びます。
このような形式で OR の数を最小にすることを（通常は）論理圧縮と呼びます。
ところで、B = !C とし、元の D を B に改めると、
Y = ((A & !C) #(B & C)) となり、C によって A, B の何れかを選択出力するセレクタと呼ばる論理回路になります。
ロジック IC や PLD (プログラマブル・ロジック・デバイス) や ROM (リード・オンリー・メモリー)も積和を元に構成されています。
先程のド・モルガンの法則を思い出して見ましょう。２段重ねの NANDは負論理出力の AND を負論理入力の OR で受けると捉えられますので、

Y = !(!(A & B) & !(C & D)) = ( (A & B) # (C & D))NAND-NAND で積和を構成することができます。 TTL では積和のために AND-OR-INV ゲートが使われていましたが、CMOS 論理 IC の中や、大規模プログラマブル論理デバイスでは、 NAND-NAND ゲートによって構成される AND-OR を利用して大規模な論理を合成することが行われています。

NAND が基本論理素子と言われる理由　NAND が基本素子と言われるのは、NAND があればそれを組み合わせて全ての論理演算を行うことができるからですが、実際の論理素子では多少ニュアンスが異なります。　その昔、初期の半導体の論理素子は DTL (ダイオード・トランジスタ・ロジック) と呼ばれ、ダイオードと NPN トランジスタで作られていました。ダイオードを正論理の AND を構成するのに使用し、 NPN トランジスタのエミッタ電流を足して OR を構成し、 NPN トランジスタを反転増幅に使用するというのが基本構成でした。この構成の基本論理素子を AND-OR-INVERT ゲート、略して AOI ゲートと呼びます。 AOI ゲートがあればすべての論理演算が可能です。下図では、D1, D2 と D3, D4 でそれぞれ AND を構成し Q1, Q2 で OR を構成し Q3 で反転増幅して出力しています。ここで、D3, D4, R3 と Q2 を端折れば NAND ゲートになりますし、D2, D4 を端折れば NOR ゲートになります。　　≡　　DTL や入力の AND 用のダイオードをマルチエミッタ・トランジスタに置き換えた TTL (トランジタ・トランジスタ・ロジック) あるいはトランジスタを非飽和で動作させる ECL (エミッタ・カップルド・ロジック）も２１世紀には前世紀の遺物となり、論理素子は高速な Low Voltage CMOS ロジックが全盛です。 CMOS は N-チャネルの MOS-FET の方がオン抵抗などの性能が良いので、N-MOS の方を重ね、 P-MOS の方を並列にして基本論理素子として NAND ゲートを構成します。 CMOS １段での増幅度は小さいため、通常入力や出力に3段程度の INV が反転増幅器として入れられます。　　≡ ^ XOR の意義。XOR とは何の為にあるのか　XOR は反転と積和を伴い、AND, OR, INV だけで表現すると煩雑になるため、専用のシンボルが使われています。 Y = A $ B = (( A & !B ) #( !A & B )) この構成は、B が 1 のとき !A を、B が 0 のときに A を選ぶセレクタであると解釈することもできます。 CMOS XOR IC (e.g. CD4030) の中では使用トランジスタ数が少なくて済む次のような NOR + AOI 構成が用いられていました。 XOR は NAND だけを使って構成することもできます。上記４つの NAND での XOR の構成例の論理式は、次のように変換できて論理合成の良い題材になっています。 Y = A $ B = ((A & (!A # !B)) #(B & (!A # !B))) = (( A & !A) #( A & !B) #( B & !A) #( B & !B)) = (( A & !B ) #( !A & B )) この４つの NAND を NOR に置き換えるとどうなるでしょう。 Y = !((!!(A # B) & !A) #(!!(A # B) & !B)) = !((A & !A) #(B & !A) #(A & !B) #(B & !B)) = (!A & !B) #( A & B) これは XOR の出力を反転したものとなっていて XNOR と呼ばれることがあります。 A と B が一致したときに Y が 1 となります。 XOR は半加算器の下の桁です。半加算器　一桁の値同士を足し算してみると、下の桁は入力の XOR、桁上がりは入力の AND となるのがわかります。これを２つ組み合わせるとキャリー入力を備えた全加算器ができます。これは数値演算の基本となります。全加算器 CO = (( !A & B & CI ) #( A & !B & CI ) #( A & B & !CI ) #( A & B & CI )); S = (( A & B & CI ) #( A & !B & !CI ) #( !A & B & !CI ) #( !A & !B & CI )); 上記、S の論理式は３入力 XOR としてよく利用されます。３入力 XOR のロジックＩＣもあります。(e.g. 74LVC1G386) XORは、一桁の２の剰余系の加算器でもあります。ある値同士を足して２で割った余りと考えることもできます。これはパリティーチェックや CRC などの謝り検出や、誤り訂正など符号理論の応用の基本となります。実例： (5, 2) ハミング符号の CoDec XOR回路は、ある信号の極性を別の信号で反転する回路と考えることができます。これは変調器などの基本となります。実例： QPSK 変調器 (部分) XOR は時間領域で見て、掛け算器とも呼ばれます。周波数領域でみるとこれは、周波数ミキサーとして働きます。ダブルバランスドミキサーの動作は大雑把に言えば、XOR と同じです。実例 : 下図のギルバート・セルのミキサーは 1, 4 ピンの差動入力で Q5, Q6 のコレクタ電流を作り、7,8 ピンの差動入力で Q1, Q2, Q3, Q4 でその出力先を切り替えています。これは差動信号の電圧入力・電流出力の XOR と考えられます。 Renesas HFA3101 XOR は位相比較器とも呼ばれます。出力の区間積分あるいは平均値は、２つの入力信号の位相差に比例します。 XOR は無線回路技術者にとって重要な、 PLL を構成する位相比較器の基本となります。実例 : Onsemi (Motorola), MC74HC4046B ^ AND, OR, INV 以外の機能素子論理演算の基本は AND, OR, NOT ですが、CMOS IC にはそれに加えて現実の世界に対処するために、バイラテラル(bilateral)スイッチ、シュミット・トリガー(Schmitt-trigger)入力、３ステート(three-state)出力があります。バイラテラル・スイッチバイラテラルスイッチは双方向に電流を流すことができるスイッチで、１組の N-MOS と P-MOS が並列に接続されてバイラテラル・スイッチの素子となっています。これは、IC の内部で使われたり、アナログ信号を扱うアナログスイッチとして使われています。 (e.g. 74HCT4066, 74HCT4053) シュミット・トリガー入力ある系の状態が過去の履歴に依存することをヒステリシス (hysteresis) と呼びます。シュミット・トリガー (Schmitt trigger) は正帰還により入力の上り側と下り側で閾値が変わるヒステリシスを持つ電圧比較器で、アナログ信号をデジタル信号に変換する能動回路です。シュミット・トリガーを表すシンボルはこのヒステリシス特性の図に由来します。３ステート出力３ステート出力とは、その出力が H または L にドライブする状態とハイ・インピーダンス状態の３つの状態を持つものを言います。データバスなど双方向にデータをやりとりするような箇所で使用されます。３ステート出力を備えたバッファ IC の例 (74LVC2G125) ^ フリップ・フロップ SR-FF (Set-Reset Flip-Flop) 　OR 回路に帰還をかけてやると、セット・オンリー・フリップができます。 ← 使えないやつ　当然このままですと使い物になりませんので、帰還路に AND ゲートを設けて帰還を断ち切ることができるようにします。すると、リセット出来る(！)セット・リセット　フリップ・フロップが出来上がります。これを NAND ゲートで構成すると下図のように負論理入力、正論理出力の SR-FF になります。 Transparent Latch 　SR-FF を１ビットの記憶素子として使うことを考えると、SR-FF には次の欠点があります。 (1) ２入力である。 (2) 入力の両方が同時にアクティブ（真）になった場合に不都合がある。 (3) 入力の変化が即座に出力に現れる。 (1),(2) の欠点を無くすために、セット入力とリセット入力をコンプリメンタリにし、 (3) の欠点を補うために、その入力にストローブ用ゲートを付け加え、入力が安定している期間にストローブ信号により入力データを保持するようにしたものが下図に示すトランスパレント・ラッチです。 D-FF (Delay Flip-Flop) 　記憶素子としてより使いやすく、クロック信号の立ち上がり（'L'→'H' の変化）時に入力データを保持すると同時に出力するようにしたものが、D-FF です。(立ち下がりで動作するものもあるが一般的ではない） D-FF の動作説明　ゲート A, B 及びゲート C, D はクロック信号によりゲートされる SR-FF になっており、SR-FF(A, B) と SR-FF(C, D) には入力のコンプリメンタリな信号が入力されています。クロック入力が 'L' の間は、SR-FF(E, F) の両入力が 'H'（インアクティブ）になっているため出力は変化しません。入力データが 'H' である時を考えてみます。このとき SR-FF(A, B) は、クロック信号により帰還路がゲートされているけれども、入力データによりゲート A 出力がセットされている状態になっています。同時に SR-FF(C, D) はセットもされず、クロックによりリセットされている状態になっています。ここで、クロックが 'H' に変化したとすると SR-FF(A, B) はセットされた状態になると同時に SR-FF(C, D) をリセットし続けることになります。従って SR-FF(E, F) を SR-FF(A, B) がセットすることになり出力 Q に 'H' が現れ、入力データが保持されることになりました。まとめると、クロックが 'L' のときには出力フリップフロップ SR-FF(E, F) がデータを保持し、クロックの 'L'→'H' の変化で入力フリップフロップ SR-FF(A, B) または SR-FF(C, D) がデータを取り込み、保持していると言えます。　CMOS ロジック IC ならではの回路構成で、ラッチの構成用にバイラテラル・スイッチが活用されているものもあります。 (e.g. 74LVC1G79) バイラテラル・スイッチを使った構成の D-FF の動作説明。黄緑色のインバータは出力が L になっています。橙色のインバータは出力が H になっています。白色のインバータの出力は気にしなくて良いことを表します。灰色のバイラテラルスイッチは遮断状態を表します。中の菱形が黄緑色または橙色のバイラテラルスイッチは導通状態で、それぞれ L または H になっていることを表します。ピンク色の箇所は帰還ループが閉じていてデータを保持していることを表します。すなわちトランスパレント・ラッチとして働いています。クロックが H のときには、左側のプライマリ・ラッチ (primary latch) がデータを保持していて、それが出力されています。クロックが H → L のに変わると、右側のセカンダリ・ラッチ (secondary latch) にデータが保持されて、それが出力されます。このとき、プライマリ・ラッチ側には次のデータが入力されています。クロックが L → H に変わると、次のデータがプライマリ・ラッチに保持されて、それが出力されます。 JK-FF (JK Flip-Flop) 　SR-FF を使いやすくするために、クロックに同期して J でセット、K でリセットできるようにしたものが JK-FF です。 J, K 共に 1 のときにはクロックに同期して Q と Q が反転します。　JK-FF は、Q が 1 の時には K を、Q が 0 のときには J を選択するように、D-FF の入力にデータセレクタを追加したものと等価です。また、J, K にコンプリメンタリな入力データを与えるとその動作は、D-FF と同じになります。　個別の JK-FF の IC が使われることは稀ですが、ASIC や CPLD などの内部でシーケンサ（順序回路）を構成するときのモデルとして JK-FF はしばしば使われています。　JK-FF の名前の由来は、Q (Queen) を J (Jack) と K (King) が奪い合うからだそうです…と聞き及んでいましたが、実は次のようなことだそうです。「ジェット推進研究所（JPL）のエンジニアであるリンドリー氏 (P. L. Lindley) が 1968 年 6 月 13 日付の電子技術誌 EDN 8 月号に寄稿した手紙によると、 1954 年の UCLA で行われたモントゴメリー・フィスター氏 (Montgomery Phister) のコンピューター設計の講義の中で、 2つの入力が '1' のときに出力状態が変化するフリップフロップが初めて取り上げられました。当時ヒューズ・エアクラフト社 (Hughes Aircraft) のエルドレッド・ネルソン博士 (Dr. Eldred C Nelson) がそのフリップ・フロップのことを J-K と呼んでいました。ネルソン博士は、J と K が「無害で良い文字」であることから、J と Kをシステムの各フリップフロップのセットとリセットの入力として使用することにしました。ネルソン博士は、1953 年 9 月 8 日に申請されて 1958 年 9 月 2 日に認可されたアメリカ合衆国の特許 US2850566A の中で、j-input, k-input という言葉を使っています。」 "High-speed printing system" US2850566A より一部抜粋 ^ CPLD のマクロセル　これまでに述べたロジックまとめてユーザーでプログラム可能にしたデバイスとして、 CPLD (Complex Plogrammable Logic Device) や FPGA (Field Programmable Gate Array) が作られています。下の図はやや古典的な Altera(現 Intel) の CPLD のマクロセルの例です。マクロセルとは１つの出力を構成することのできるプログラマブルな論理セルのことです。このようなデバイスをプログラムするために、HDL(ハードウェア記述言語)が用いられています。 ^ IC と IC をつなぐときの問題点必ず出力のV_OH V_OL と入力の V_IH V_IL が適合している必要があります。すなわち、V_IH < V_OH ≤ V_tol ≤ V_in(max), 0 ≤ V_OL < V_IL を満たす必要があります。出力電流 I_OH , I_OLと負荷電流に気をつけます。負荷容量により遅延が増加します。ファンアウトが気になるような多数の（例えば 6つを超える）並列接続が必要となった場合には、FPGA 化するとかドライバを増強するとかといった他の方法も検討しましょう。今でも時々見かける TTL ですが、TTL の出力を CMOS 入力に繋ぐレベル合わせのためにプルアップ抵抗を使うのは良くありません。 CMOS の閾値付近での立ち上がりが遅く、誤作動や消費電流の増加ひいては不要輻射の増大にも繋がるからです。素直に受信側に入力レベルが TTL コンパチブルな 74HCT シリーズを使うか、74LVC1G シリーズなどの 3.3V LVTTL を使うか、あるいはロジック・レベル・シフタ (e.g. TI, TXU0204) を使うべきです。 Driver と Receiver の電源が別の場合等で Driver が 'H' を出力しているときには、Receiver 側の電源がオフに可能性がある場合には、Receiver 側に内部入力保護回路に電源側への保護ダイオードが入っていないタイプの、できれば 5 V 系トレラントなもの (e.g. 74LVC14A) を使用します。高速な信号では配線をある特性インピーダンスの伝送線路として設計し、反射や不要輻射対策のために１対１接続にして直列終端にしたり、バス等の場合には両端で並列終端することが必要です。高速な LVDS (low voltage differential signaling) では受信端で並列終端が行われます。 ➡ LV-CMOS の直列終端の例目安として、配線距離が t_r または t_f の短い方の時間の間に基板上を伝搬する距離の 1/10 を超えたら終端が必須となります。例えば t_r = 5 ns で基板上の伝搬速度が 200 mm/ns であれば、配線長が 100 mm 辺りから終端が必須となります。余談ですが、後ろ向きな例として、古の RS-232C はその信号のスルーレートを 30 V/μs に制限することによって、反射と終端の問題を回避して 10m を超える長距離伝送を実現していました。 LV CMOS IC などの出力インピーダンスはドライブ能力によって異なり、また使用電圧によっても変わりますので直列終端抵抗の値は、それぞれに合わせて決める必要があります。高速なインターフェース用の IC 等では出力インピーダンスの規定があるものもあります。 ^ いわゆるパスコンについて ⚠️電気信号を扱う全ての IC や LSI の電源端子には、一般に良くパスコンと呼ばれるデカップリング・キャパシタが必須です。　ある LSI メーカーによるとハードウェア的トラブルの 99 % 近くはパスコン不足もしくは不適切なパスコンに起因するものだそうです。小規模なロジック IC では、パスコンに 100nF ～ 1uF 程度の MLCC (Multi Layer Ceramic capacitor) が多用されています。パスコンは自身の安定動作のためにも必要ですが、不要輻射を低減するためにも IC の（電気的な）極近傍に配置することが重要です。高速な CMOS ロジックでは、スイッチング時のスパイク電流や各所の容量を充放電するのに、パスコンの電荷が再分配されていると言っても過言では有りません。そしてその急峻なスパイク電流が流れる面積が大きいと不要輻射も大きなものとなるからです。 ⚠️電源のパスコンに固体タンタル・コンデンサを使ってはなりません。故障モードの 90 % 以上が短絡で発火に至ることも稀では有りません。ヒューズ入りの固体タンタル・コンデンサでは発火を防げる場合もありますが、RoHS 指令以降ヒューズ内蔵の固体タンタル・コンデンサも姿を消しました。セラミック・キャパシタは短絡しても発火することは有りません。 IC 周辺の電源の大容量のパスコンは 22μF 程度の大容量 MLCC（積層セラミックキャパシタ）を複数個使用し、共振防止にはチップ・フェライトでダンピングするのが現在の主流です。 ^ 基本インターフェース機械接点とのインターフェース機械接点はバウンスやチャタリングを伴うため、マルチエントリーとならないような対策が必要です。跳ね返りによるバウンスはリレーで接点がオンになるときに発生する場合が多いですが、接触不良によるチャタリングはオフになるときにも発生する場合があります。スイッチ入力は外部からの入力であるため、ESD(Electro Sratic Discharge) や EMI (Electro Magnetic Interference) 対策のために LPF(Low Pass filter) が必須です。 LPF で鈍った波形の整形のために、必ずシュミットトリガー入力のデバイスで受ける必要があります。シュミット・トリガー入力の利点 (Benefits of Schmitt trigger input, from Texas instruments SN74HCS174 data sheet) シュミット・トリガー入力タイプの D-FF もあります。(e.g. SN74HCS174) SPDT(single-pole, double-throw)スイッチと SR-FF を使ったデバウンス回路は注意が必要です。接点が故障した場合に切り戻せなくなるので、フェイルセイフ上問題が生じる場合があります。スイッチの接点には、接点の材質によって最大許容電流ばかりでなく、最小電流の規定があるものがあります。波形を整形する回路典型的な機械接点インターフェース R1 でスイッチがオンのときの電流を定格最小電流の２倍以上に設定します。 (e.g. Seald tactile switch, TB3S-1100 (Omron), minimum load : 1V, 10μA) 10kΩ を超える値は静電誘導に弱くなるため非推奨です。 R2 でフィルタの容量 C1 の放電電流がスイッチの最大定格電流より少なくなるように制限します。 C1 はフィルタのカットオフ周波数と周波数特性、チャタリング除去時間、部品代、故障率や故障モードを考慮して決定します。周波数特性が良く小型で安価な 100 nF ～ 1 μF の MLCC (Multi Layer Ceramic Capacitor) が使われることが多いです。 EMI フィルタのカットオフ周波数は、中波放送に対しても十分な減衰になるように 10kHz 以下に設定します。 C1 の充放電波形充放電波形がスレッショルドを横切る時間は次の式で表されます。放電時は C1 R2 の時定数で放電されるため、シュミット・トリガー入力の V_TL に達するまでの立ち下がりは約 30 μs と高速ですが、立ち上がりは C1 (R1 + R2) の時定数で充電されるため、約 1ms と低速です。このため、波形の立ち上がり中、シュミット・トリガー入力の V_TH に達するまでの間にスイッチのチャタリングが生じても出力が反転しないため、チャタリングを除去できることになります。 ^ 応用回路例（デジタル・デバウンス回路）　フリップ・フロップの応用回路例として、デジタル・デバウンス回路を紹介します。デジタル・デバウンス回路はスイッチやリレーなどメカニカルな接点からの信号を受け取る箇所に使われる回路で、接点が特にオフからオンになる過渡時に機械的な跳ね返りや酸化皮膜などの影響で断続的になるのを除去する回路です。静電気の放電や外来雑音のスパイクによる誤入力を防ぐ役割もあります。　この回路では、外部スイッチの信号を EMI フィルタで高周波や静電気の影響を低減した後、フィルタでなまった波形をシュミット・トリガー・インバーター (e.g. 74HC14) で波形整形しつつ正論理に変換してデジタル・デバウンス回路に入力しています。　デジタル・デバウンス回路では、外部からの信号 D をただ１つの D-FF で受け取り、それを直列接続のもう２つの D-FF に入力します。この３つの D-FF の出力が全て 1 になったとき、すなわち、クロックの３回分の時間連続して入力として１がサンプリングされたとき、次のクロックでに次段の JK-FF がセットされます。同様に３回連続して 0 がサンプリングされたときに JK-FF はリセットされます。　クロックの周波数（あるいはクロック・イネーブルの間隔）は想定されるバウンスが収まる時間と同程度に設定します。サンプリング間隔の合間に外来雑音の短いスパイクがあったとしても、サンプリングされないため、この影響を除去することができます。　スイッチ・インターフェース部の補足ですが、R2, C1 で EMI フィルタを構成し、中波から UHF の EMI や静電気の放電（ESD, Electro Static Discharge）の影響を低減します。ここで、Ｒ２の値はスイッチ Sw がオンになったときに C1 の放電電流がスイッチの定格電流を超えないようにＲ２の値を設定してします。小信号スイッチの最大電流は 50 mA 程度のものが多いため VIO が 3.3 V として I_Sw(max) = 3.3 / 220 = 15 mA としています。　D-FF はクロック入力のエッジに対して、入力データが変わってはいけない時間が決められており、クロックの前の安定しているべき時間がセットアップ時間 t_su、クロック後に安定しているべき時間がホールド時間 t_h です。ところが外部からの信号はクロックに対して非同期ですので、セットアップ時間の違反が起こることがあります。このようなときには、D-FF の出力が安定するのに長い時間を要することがあります。このような状態をメタ・ステーブルと呼び、非同期の信号を扱うときには常に考慮しなければなりません。メタステーブル対策的に、外部からの信号は「ただ１つの D-FF で受ける」のが鉄則と言えます。　最近では、雑音が多かったり鈍った波形の信号とのインターフェース用に、入力がシュミット・トリガーになっている D-FF (e.g. SN74HCS174) も発売されています。　デジタル・デバウンス回路が個別のロジック IC で構成されることは稀で、一般的には FPGA (Field Programmable Gate Array) の一部、あるいは MCU (Micro Control Unit) のソフトウェアの処理の一部として組み込まれます。 (c.f. ハードウェア的プログラミングのすすめ) 従って、通常は機械接点インターフェースとしてのハードウェア的には、プルアップ抵抗とフィルタとシュミット・トリガー入力があれば良いことになります。デジタル・デバウンス回路も回路図で書くと複雑に感じますが、論理式で書くと簡単です。 Q1 := D; Q2 := Q1; Q3 := Q2; SW := (!SW & (Q1 & Q2 & Q3)) #( SW & (Q1 # Q2 # Q3)); 但し、ここではクロックに同期した D-FF への入力を := で表すこととします。 ^ トランジスタの利用とレベル変換スイッチング用途で飽和領域を使用する場合のバイポーラ・トランジスタの基本特性 MMBT3904L (Onsemi) — General Purpose Transistor, NPN Silicon, 40 V 200 mA 300 mW 300 MHz バイポーラ・トランジスタを能動領域で使う場合には、コレクタ電流は、ベース電流の h_FE となり、小信号トランジスタでは 100～300 程度の電流増幅率が得られます。一方、バイポーラ・トランジスタを飽和領域でスイッチング動作で使うときには、h_FE はコレクタ飽和電圧により 30～10 程度にまで低下します。バイポーラ・トランジスタを飽和領域で使用すると、ベースに少数キャリアが蓄積されるため、ベース電流を取り除いてもしばらくの間（数μs) 間コレクタ電流が流れ続けます。 N-ch MOS-FET の基本特性 (BSS138BKWT106 (Rohm)) スイッチング・ダイオードの基本特性 BAV70 (Nexperia) スイッチング・ダイオードの順方向電圧は電流が少ないところでは順方向電流の対数に比例します。電流が大きいところでは、オーミック抵抗が支配的となります。スイッチング・ダイオードの順方向電圧降下は、同じ順方向電流でも温度によって変化します。ツェナー・ダイオードの基本特性 (BZX84B6V8LYT116 (Rohm)) ツェナーダイオードはツェナー電圧が 6.8～7V 付近に温度係数が最も少なくなる電圧があります。ツェナー・ダイオードの基本特性 (BZX84B5V6LYT116 (Rohm)) ツェナー電圧が 6.2 V 以下になってくると、動作電流によってツェナー電圧は大きく変わります。動作電流を決められないリミッタのような用途には注意が必要です。性能の良い MOS-FET が安価に買える現在では、スイッチ用途の小信号バイポーラトランジスタの出番は限定的です。ロジックレベル変換なら、TXU0204 (Texas Instruments) 等の専用 IC や Si8642 (Skyworks) 等のロジック・アイソレータを使うのが推奨されます。モーターやリレーを駆動するのにも専用の IC が各種市販されていますので、それらを利用するのが望ましいです。 EIA232(RS232C) 受信用レベル・シフタ EIA232 の ±3～15 V の受信信号を 3.3V LVC ロジックにインターフェースする回路です。 RS232C トランシーバ IC では RI 用に１本足らないとか、データ受信だけで良いときとかに便利です。シミュレーション用回路図図中 D1, D2 : BAV70 は二個入りのスイッチング・ダイオードです。回路図中 R1 と R3 で 1/2 アッテネータを構成し、Cc と合わせてローパスフィルタを構成します。 Cc は D2 の接合容量を通じて流れる電流に対しては積分器として働きます R4 で R1, R3 等と併せて受信インピーダンスを EIA232 の規格値内に合わせています。 c.f. 抵抗を介して電源に接続したダイオードの順方向電圧過渡特性 0/+12V 受信用レベル・シフタ (steering to rail) 12V系のリレー用出力などをCMOSロジックで直接受け取りたいときなどに便利です。シミュレーション用回路図回路図中に図示されていない 10kΩ以下の信号源抵抗 Rs と R1, R2, R3 で 1/2 前後のアッテネータを構成し、 C1 と合わせてローパスフィルタを構成します。 D1 で Vc 点での電圧が約 3.9 V を超えないようにクランプします。 D2 はアンダーシュート等による負電圧入力に対する保護ダイオードです。 Vio には数 μF のパスコンと、R1 を流れる電流に相当する吸い込み能力が必要です。 Vio の最低消費電流が入力電流より少ない場合には Vio GND 間に入力電流分以上の電流を流すためのブリーダ抵抗(e.g. 2 kΩ)を入れます。 24V系用にするには、R1 を 22kΩ に変更します。過渡特性 0/+12V 受信用レベル・シフタ (Zener clump) シミュレーション用回路図回路図中に図示されていない 5.1kΩ以下の信号源抵抗 Rs と R1, R2, R3 で 3/10 前後のアッテネータを構成し、 C1 と合わせてローパスフィルタを構成します。ツェナー・ダイオード D1 で Vc 点での電圧が約 6.8 V を超えないようにクランプします。 24V系用にするには、R1 を 13kΩ に変更します。 ^ 重い負荷をドライブするリレーやソレノイドなどの誘導負荷をドライブするときには、インダクタンスに蓄えられたエネルギーの放出に注意が必要です。実際のリレーのコイルのインダクタンスと抵抗値の例 (非動作時) 20211011T1720, 26.0 ℃, Teruyuki KUWAHARA, Teruyuki KUWAHARA, Finetune co., ltd. Hioki IM3570 + L2000, Vm = 0.1 V, Fm = 10 Hz FTR-B3ZA4.5Z : 149.0 Ω + 34.8 mH FTR-MYAA005D : 217.8 Ω + 200.2 mH FTR-LYCA005V : 147.1 Ω + 168.4 mH 動作時のインダクタンスは非動作時の約２倍となる製品が多いようです。 3.3 V 系 LVCMOS から 5V 系リレーを駆動する場合の悪い例 M4 の出力 R では、M4 がオンの間に L4 にエネルギーが蓄えられますが、 M4 がオフになったときにこのエネルギーの消費先が並列(絶縁)抵抗 R8 か M4 の降伏しかないため、 M4 の出力 R には 60 V を超える高電圧が発生しています。電子部品の故障や雑音の原因となります。 M3 の出力 CR では、M3 がオンの間に L3 にエネルギーが蓄えられますが、 M3 がオフになったときに L3 と C1 で共振を起こします。 L3, C1, R3, R10 の共振回路のダンピング・ファクタが 1 以上の場合には大きな振動が継続します。リレーやソレノイドでは動作時と非動作時でインダクタンスが大きく変わるため、またデータシートにはインダクタンスの記載が無いものもあるため定数の決定が難しいです。比較的大容量のキャパシタでないとダンピング・ファクタを小さく出来ないため無駄にコストが増大します。定数を間違えたりリレーが変わったり電圧で容量が減少したような場合に、酷い振動に見舞われる恐れがあります。従って、いわゆるスナバー(snubber) と呼ばれる直列の C-R をリレーやソレノイドのコイルに入れるのはお勧めできません。交流回路などでスナバーを使用する場合にはダンピング・ファクタ ζ = 1 / √2 程度に設定します。 ζ : ダンピング・ファクタ M2 の出力 Z では、M2 がオンの間に L2 にエネルギーが蓄えられますが、 M2 がオフになったときにこのエネルギーの一部は D3, D2 で消費されますが、 D3 がオフになったときに D3 の接合容量と L2 で周波数の高い振動を引き起こす恐れがあります。これは、電子部品の故障や雑音の原因となります。 M1 の出力 D では、M1 がオンの間に L1 にエネルギーが蓄えられますが、 M1 がオフになったときにこのエネルギーの多くは D1 で消費されます。 D1 の順方向電圧降下はそれほど大きくないため、エネルギーを消費するのに長めの時間が必要です。これは、リレーが切れる速さが数 ms ほど遅くなることを意味します。 D1 がオフになったときに D1 の接合容量と L1 で周波数の高い振動を引き起こす恐れがあります。振幅が小さいため、電子部品の故障には繋がりにくいですが、雑音の原因となります。低消費電流のため、ドライバには NPN トランジスタの代わりに MOS-FET を使用しています。 M1～M4 は MOS-FET ですのでそのゲートはハイインピーダンスです。電源オフ時にリーケージや静電気でゲートの電位が上昇した場合に意図せず負荷がオンになる恐れがあるため、信頼性の観点からゲートにシャント抵抗を追加すべきです。また、FET の帰還容量を介してドレインとゲートはつながっていると考えられるため、ゲートに直列の保護抵抗を入れるのが望ましいです。悪い動作波形の例 Note : シミュレーションでは簡便のため、コイルのインダクタンスは変化しないものとして扱っています。 3.3 V 系 LVCMOS から 5V 系リレーを駆動する場合の良い例 M1, M2, Q3 の出力 DR, ZR, DTR では、先の D や Z のダイオードの接合容量の影響による振動を並列の抵抗で R5, R6, R8 で抑えています。 MOS-FET M1, M2, M3 のゲートには保護抵抗とシャント抵抗 R14, R15, R16 と R9, R10, R11 が追加されています。リレーの切れを良くするためには、M3 の出力 ZC のようにツェナーダイオード D4 で出力をクランプする方法もあります。この場合接地箇所が２箇所になるため、L3 に蓄えられた電流の放電経路が他の回路を巻き込まないようにデカップリングに配慮が必要です。消費電力は増えますが、NPN トランジスタをドライバとして使用することも可能です。約 26mA の負荷電流時に Vce < 0.25 V とするためにベース抵抗を 2.2 kΩ として約 1mA のベース電流を流しています。省スペース用には Q3, R12, R13 を DTC123JEB (Rohm) のような抵抗内蔵型トランジスタに置き換えることも可能です。良い動作波形の例 Note : シミュレーションでは簡便のため、コイルのインダクタンスは変化しないものとして扱っています。 ^ トランジスタ・アレーの利用多数の重い負荷を駆動するために、複数のパワートランジスタをまとめたトランジスター・アレイが市販されています。リレーやモーターあるいはランプ等の重い直流負荷をドライブするのなら、2021 年現在では DMOS-FET アレイの TBD62083AFNG (Toshiba) を使うのがお勧めの１つです。 2.5V 入力 100mA 出力 50V 耐圧の 8回路入りで、保護素子やクランプダイオードも入っていて高性能・高信頼です。 TBD62083A はダーリントントランジスタタイプの従来品 (TD62083A) に対し約 1/3 の入力電流で動作し、出力飽和電圧も約 1/3 となっています。最大入力電圧が30Vであるため、約50mWの入力部での損失が問題とならなければ、産業用の 24 V 系にも直接接続可能です。 TBD62083AFNG (Toshiba), 2.5V-CMOS input, 8-channel DMOS FET array, 50V, 100mA, N-ch output 内部構成 ( 1 回路分) 諸元抜粋 TBD62083A : Iin≦0.10mA@2.5V, Ron≒2.0Ω@Iout=0.2A, Ton/off=0.4/0.8us 従来品に対するアドバンテージ諸元比較 TD62083A : Iin≦0.35mA@5.0V,Vce≒1.3V @Iout=0.2A,Ton/off=0.1/0.2us TBD62083A : Iin≦0.10mA@2.5V,Ron≒2.0Ω@Iout=0.2A,Ton/off=0.4/0.8us 入力電流従来品の出力素子のダーリントントランジスタは電流駆動素子であるため、特に大電流時に低めの出力飽和電圧を得るためには、比較的大きな入力電流が必要となり、3.3 V 系のロジック IC では入力電流不足となって不適合となる場合がありました。 TBD62083Aでの出力素子の DMOS FETは電圧駆動素子であるため、入力電流が約 0.1 mA と少なくて済み、3.3 V 系のロジックICに適合します。総出力電流が問題となる多ピンの LSI 等への直接接続にも適し，また EMC 対策的にも有利となります。出力電圧従来品では出力がダーリントントランジスタであるために本質的に避けられない 0.9 V 以上もある大きな出力飽和電圧が問題となることがありました。例えば 5 V 系のリレーを 5 V 電源で駆動するのには駆動電圧不足となるため適していませんでした。 TBD62083A では、出力素子の DMOS FET の出力オン抵抗が低く，出力電圧が低減出来るようになりました。発熱従来品では出力部の損失に起因して、例えば 0.2 A 程度の負荷においても約 0.22 W の損失で 4ch 分でデバイスの許容損失の 0.96W (SOP18)に近くなるために、熱的に 8 ch のチャネル数を活かすことが出来ない場合がありました。 TBD62083A では出力オン時の消費電力が同 80mW 程度と少なくなったため、8ch 全部を利用しやすくなりました。電流ソース型の DMOS-FET アレイ TBD62783AFNG もあります。 TBD62783AFNG (Toshiba), 2.5V-CMOS input, 8-channel DMOS FET array, 50V, 100mA, P-ch output 内部構成 ( 1 回路分) 諸元抜粋 TBD62783A:Iin≦0.10mA@2.0V,Ron≒1.6Ω@Iout=0.2A,Ton/off=0.15/1.8us DMOS-FET アレイの応用回路例 (リレー制御と数字表示ＬＥＤのダイナミック点灯) DMOS-FET アレイ TBD62083A の応用回路例 (参考) U1:TBD62083AFNG の半分を 5V駆動 6Aクラスのリレーの制御に使用し、もう半分を 4桁の 7セグメントLEDのダイナミック点灯に使用しています。 U2:TBD62783AFNG は TBD62083AFNG の姉妹品で電流ソースタイプのものです。 U1 は 3.3V 系の CMOS ロジックIC や FPGA から駆動されることを想定しています。 C3 は U1 用の C5 は U2 用のデカップリング用キャパシタです。 C2, L2, C4 と C5, L1, C1 でそれぞれ EMCフィルタを構成しています。 U1, U2 は短絡保護回路を含まないため、短絡に対して積極的にはヒューズや電流制限素子での対策が必要ですが、出力短絡の可能性の低いこの回路例では万一の場合には L1, L2 がヒューズ的に働くことを期待して他の保護素子は用いていません。 RM1, RM2 は LM1～LM4 の LEDの電流制限抵抗ですが、U2 出力の直近に配置されて直列終端的にも働き不要輻射を低減します。ドライバやレシーバは実績のある専用のものがあるのならば、出来るだけそれを利用するのが、性能や価格、信頼性の上でも望ましいです。 ^ 絶縁インターフェースフォトカプラ(Photocoupler, Opto-isolator)を使うフォトカプラの注意点安全上のこともありますが、装置間で大きなグランド・ループを作らないことがインターフェースの絶縁の目的の一つです。大きなループに変化する磁束が入ると、電流が流れてグランド・インピーダンスによりコモンモード雑音へと変化します。また、この大きなグランド・ループに雑音電流が流れると、大きな雑音の輻射源となります。商用電源用では１次側と２次側にはもちろん絶縁が必要で、２次側から１次側へのフィードバックにもフォトカプラが多用されています。標高2000 m以上の高所では気圧の低下によって絶縁耐圧が低くなります。気圧が低下すると放電電圧が低下するからです。このような場合は、絶縁が必要な箇所に専用の樹脂を充填するポッティングを行うと、樹脂で絶縁されるようになり、空間距離を確保できます。結露や汚れによる絶縁低下の恐れがある場合にもポッティングを行い沿面距離を稼ぎます。汚れで最悪なのは、カーボン・トナーや鉛筆の粉、煤煙などによる汚れです。これらは水や溶剤では取り除けない上に導電性があって、沿面放電が起こりやすくなります。そのような汚れの恐れがある箇所では、電極が露出しないようにポッティングを行います。回路自体を専用の樹脂で完全にモールドする場合もあります。電流変換比 (CTR, Current Transfer Ratio) を稼ぐためにモールドが白色のものは、外来光で誤作動の可能性もあります。キセノン・フラッシュでのフォトカプラの誤作動の例フォトカプラの種類 2021年現在のお勧めフォトカプラ汎用：TLP291 (Toshiba), BV_s=3750 V_rms, -55 ~ 115 ℃, Standard, CTR=70% @ I_f=0.5～10mA, (∼ 2400 bps) 低入力電流：TLP293 (Toshiba), BV_s=3750 V_rms, -55 ~ 125 ℃, Low I_f, CTR=250% @ I_f > 0.1～4mA, (∼ 2400 bps) ベース付き：4N25 (Lite-On), BV_s=2500 V_rms, -55 ~ 100 ℃, Transistor with base, CTR=20% @ I_f = 10～20mA, (∼ 15 kbps) 高速データ通信用：TLP2361 (Toshiba), BV_s=3750 V_rms, -40 ~ 125 ℃, CMOS output (2.7 ~ 5.5V), 15 Mbps, Shielded, ±20kV/μs Common mode transient immunity, t_pd(max)=80 ns, I_f = 2～6mA 超高速データ通信用：TLP2367 (Toshiba), BV_s=3750 V_rms, -40 ~ 125 ℃, CMOS output (2.7 ~ 5.5V), 50 Mbps, Shielded, ±20kV/μs Common mode transient immunity, t_pd(max)=20 ns, I_f = 5.5～10mA 汎用フォトカプラの動作シミュレーション例フォトカプラの設計上の留意点フォトカプラの標準的な順方向電流 I_f = 16mA なのは、昔の標準TTL の L側出力電流 I_OL = 16mA だったからです。フォトカプラの寿命のためには I_f を 16mA → 8mA に半分にすれば推定寿命は約 2倍に、4mA だと約 4倍になります。フォトトランジスタ型で高速なものは CTR が 7～20 % と小さいので注意が必要です。 CTR が大きすぎるものは、動作速度も遅いので注意が必要です。 CTR は温度により 60 % 程度にまで低下することがあります。また経時変化によっても低下しますので、CTR には 3～4 程度の余裕をみて設計することが必要です。フォトカプラの IR-LED の V_f ≤ 1.2 V なので、3.3V 系の LVCMOS (e.g. SN74LVC3GU04 (Texas Instruments, Io(max)=±24mA@Vcc=3V) で駆動可能です。フォトトランジスタのオープンコレクタ出力型のフォトカプラのスイッチング時間はコレクタ負荷抵抗で決まります。速度が必要な場合には素直に高速データ伝送用のフォトカプラを使うのがお薦めです。低消費電流である程度の速度が必要な場合には、低入力電流フォトカプラの高速化回路 (9.6～57.6 kbps @ If = 300μA) も利用可能です。フォトカプラ・インターフェースの例実際の回路では EMC や ESD 対策、あるいは逆接続に対する保護素子も大切です。フォトカプラの ISO1 の一次側の抵抗 R3 とダイオード D1 は、ESD や過電流、逆差しなどに対する保護素子です。 ISO1 の順方向電流として 14 mA を想定し、R1 は ISO1 がオンのときのコレクタ電流を約 3.2 mA に設定しています。フォトトランジスタ出力のフォトカプラの出力はランプ波形なのでシュミット・トリガー・インバータ U1 : 74LVC2G14 で受けます。外部のフォトカプラ ISO2 をドライブするための U1 の出力と電源には、電流制限兼保護抵抗の R2, R3 を入れます。 D3 は ESD や雑音から U1 を保護するための TVS (Transient voltage suppressor) です。 PhotoMOSリレー速度よりも出力電流重視で、100mAを超えるような負荷電流の制御用には、PhotoMOS リレーが適しています。 AQY210SX (Panasonic), BV_s=1500 V, SPST-NO 120mA 0-350V Ron=25Ω I_f=5mA, t_on=0.5ms, t_off = 0.2ms AQY212SX (Panasonic), BV_s=1500 V, SPST-NO 500mA 0-60V Ron=2.5Ω I_f=5mA, t_on=2ms, t_off = 0.2ms MOS-FET ドライバパワーMOS-FETの制御用の電圧出力型のフォトカプラもあります。 APV1111GVY (Panasonic), BV_s=1500 V, I_f=10mA, t_on=100us, t_off = 100us @ C_L = 1nF, V_OC = 6～8.5V ロジック・アイソレータ概ね 20Mbps を超えるようなデジタル信号の絶縁には、ロジック・アイソレータが適しています。 Si864x (Skyworks), BV_s=3750 V_rms, -40 ~ 125 ℃, CMOS output (2.375 ~ 5.5 V), 150 Mbps, 4-channel, t_pd(max)=13 ns 繰り返しになりますが、アイソレータ関係も実績のある専用のものがあるのならば、出来るだけそれを利用するのが、性能や価格、信頼性の上でも望ましいです。 ^ 追補 — 誤り検出パリティ・チェックパリティ・チェックは一番簡単な誤りチェックです。データにパリティ・ビットを付け加えて符号とし、符号中の 1 の数が偶数（または奇数）になるようにパリティ・ビットを決めます。このパリティ・ビットにより符号のハミング距離が 2 となり 1-bit 誤りの検出が可能となります。符号中の 1 の数が偶数になるようにパリティ・ビットを選んだものを偶数パリティ (even parity) と言い、奇数のものを奇数パリティ (odd parity) と言います。偶数パリティはデータ中の 1 を mod 2 で加算した結果とも言えるし生成多項式 X + 1 で割った余りとも言えます。例：5-bit のデータが 10110 の場合パリティ生成： X + 1 で割った余り 10110 データ 11 ----- 1110 11 ---- 10 11 -- 1 偶数パリティ符号生成：データの末尾にパリティ・ビットを追加し送信符号とする 101101 送信符号受信誤りがない場合 101101 送信符号 000000 誤り無し ------ 101101 受信符号 11 ------ 11101 11 ----- 101 11 --- 11 11 -- 0 余りが 0 → 誤り無し受信符号に 1-bit 誤りがある場合の例 101101 送信符号 00X000 誤り ------ 100101 受信符号 11 ------ 10101 11 ----- 1101 11 ---- 1 余りが 1 → 誤り有り反転２連送反転２連送はデータにデータを反転したものを付け加えて符号とします。反転２連送は簡単な構成でデータ長以下のバースト誤りの検出ができます。またデータが 0 や 1 に固着した誤りの検出もできます。例：8-bit のデータが 1011 0010 の場合符号生成：データと反転データ 1011 0010 0100 1101 : 送信符号受信誤りがない場合 1011 0010 0100 1101 送信符号 0000 0000 0000 0000 誤り無し ------------------- 1011 0010 0100 1101 受信符号 0100 1101 --------- 1111 1111 データと反転データ部の XOR が全ビット 1 → 誤り無し受信バースト誤りがある場合 1011 0010 0100 1101 送信符号 0000 0X0X X0XX 0000 7-bit バースト誤りあり ------------------- 1011 0111 1111 1101 受信符号 1111 1101 --------- 0100 1010 データと反転データ部の XOR に 0 のビットがある → 誤り有り CRC (Cyclic Redundancy Check, 巡回冗長検査) CRC は巡回符号に基づいた誤り検出符号の一種です。データ列を決められた n + 1 ビットの生成多項式で割った余りをデータに付け加えて符号とします。チェック・ビットが n-bit の CRC は符号中の n-bit 以下のバースト誤りを検出することができます。生成多項式により各種の CRC がありますが、よく使用されるものには次の辺りです。 CRC-8-CCITT : x⁸ + x² + x¹ + 1 (0x107) CRC-8-Dallas/Maxim : x⁸ + x⁵ + x⁴ + 1 (0x131) CRC-8-Bluetooth : x⁸ + x⁷ + x⁵ + x² + x + 1 (0x1a7) CRC-16-CCITT : x¹⁶ + x¹² + x⁵ + 1 (0x11021) CRC-16-IBM : x¹⁶ + x¹⁵ + x² + 1 (0x18005) CRC-32 (IEEE-802.3) : x³² + x²⁶ + x²³ + x²² + x¹⁶ + x¹² + x¹¹ + x¹⁰ + x⁸ + x⁷ + x⁵ + x⁴ + x² + x + 1 (0x104c11db7) CRC-32C (Castagnoli, RFC 3720, iSCSI) : x³² + x²⁸ + x²⁷ + x²⁶ + x²⁵ + x²³ + x²² + x²⁰ + x¹⁹ + x¹⁸ + x¹⁴ + x¹³ + x¹¹ + x¹⁰ + x⁹ + x⁸ + x⁶ + 1 (0x11edc6f41) CRC の計算における生成多項式での剰余を求める計算は、シリアルデータの場合は下図のようなリニア・フィードバック・シフト・レジスタで簡単かつ高速に求められるため、固定長やフレーム構造を持つシリアルデータの誤り検出に多用されています。生成多項式 x⁸ + x⁵ + x⁴ + 1 での除算回路例 Data の入力が終わったときのレジスタの内容が剰余となり、これを CRC とします。誤り訂正 ➡ 2元 BCH 符号及びバースト誤り訂正符号 — 生成多項式一覧及び誤り訂正デモンストレーションとプログラム例(C, JAVA) ➡ Charmsec^® 誤り訂正文字化符号 — デリミタ対応・スーパーデータも使えるまとめ作りたい機能があれば論理式や状態遷移等を考えて設計し、論理合成します。論理合成は今は HDL コンパイラの仕事です。人間の仕事は、実現したいことを考えることと、信頼できる装置を実現することと、周りに迷惑な雑音を発生させないことです。人は割と簡単に死ぬ脆弱な生き物です。たかが電子装置のせいで火災や事故が起きたりして尊い命が失われないようにすることが何よりも大切です。便利さや機能にとらわれたり、納期に追われたりしておろそかにしがちですが、デバッグや問題解決よりも問題を発生させないための設計に時間を使いたいものです。 ▼ 改訂履歴改定履歴 2000年10月19日 rev. 1.0 : 追記 2000年10月21日 rev. 1.1 : 追記 2000年10月23日 rev. 1.2 : 追記 2000年11月 7日 rev. 1.3 : 追記 2021年 9月23日 rev. 1.4 : 追記 2021年 9月26日 rev. 1.41 : 追記 2021年 9月28日 rev. 1.42 : 追記 2021年10月 5日 rev. 1.5 : 追記 2021年10月 7日 rev. 1.6 : 追記 2021年10月 9日 rev. 1.61 : fulladder 誤植修正, halfadder 追加 2021年10月27日 rev. 1.62 : LV-CMOS の直列終端の例へのリンク追加 2021年11月 7日 rev. 1.7 : 誤り検出追加 2021年12月26日 rev. 1.71 : ロジックレベルの図更新 2022年 2月 9日 rev. 1.8 : 基本的インターフェース追加機械接点とのインターフェース絶縁インターフェーストランジスタの利用とレベル変換重い負荷をドライブするトランジスタ・アレーの利用絶縁インターフェース 2022年11月 7日 rev. 1.81 : 機械接点とのインターフェースの図の掲載もれ修正 IC と IC をつなぐときの問題点に Receiver側の電源がオフの場合の注意を追記 2022年11月25日 rev. 1.82 : Charmsec 誤り訂正文字化符号へのリンクを追加おすすめの参考書ディジタル・ハードウェア設計の基礎と実践, 小林芳直, CQ出版 ELECTROMAGNETIC COMPATIBILITY ENGINEERING, Henry W.Ott, A JOHN WILEY & SONS, INC. PUBLICATION Advanced Signal Integrity for High-Speed Digital Designs, Stephen H. HallċHoward L. Heck, IEEE Press, WILEY © 2000 Takayuki HOSODA.